Comparaison entre les modules Apacer DRAM DDR4 et DDR5 SODIMM
Facteur de forme
Bande passante et latence de la mémoire
Un calcul basé sur des équations simplifiées (Bande passante = Vitesse [MT/s]*8/1000, Latence de la mémoire [ns] = 2000/Vitesse [MT/s]) mène à la conclusion que le DDR 5600 CL46 a 75 % de bande passante en plus et 19 % de latence en moins que le DDR4 3200 CL22.
Cependant, selon des tests effectués par Anandtech, la mémoire DDR5-4800 CL40 augmente la latence du système jusqu’à 92,8 ns, contre 90 ns pour la mémoire DDR4-3200 CL22. Ce qui ne représente que près de 3 % en plus, une augmentation visible dans les comparaisons artificielles mais pratiquement imperceptible dans la plupart des cas d'utilisation dans le monde réel. On peut s'attendre à des résultats similaires pour la mémoire DDR5 5600 CL46.
Capacité supérieure du module DRAM
La densité maximale de la mémoire DDR4 est de 16 Gb par puce, ce qui correspond à 256 Gbit, soit un total de 32 Go, pour 16 puces. En revanche, la mémoire DDR5 dispose de 64 Gb par puce, soit 1 024 Gbit ou un total de 128 Go - une capacité quatre fois supérieure à celle de la DDR4.
ECC sur puce
Des cellules de mémoire plus petites, nécessaires pour obtenir une capacité supérieure, ainsi qu'une fréquence d'horloge plus élevée, augmentent la probabilité d'erreurs affectant un seul bit sur la puce DRAM. La puce DRAM DDR5 calcule l’ECC (Error Correcting Code ou code de correction d’erreur) pour les données écrites et le stocke sur la même puce. Dans le cadre d'une opération de lecture de la DRAM, la puce lit les données existantes et l’ECC, et elle peut corriger toute erreur affectant un seul bit sur n'importe quel bit des données lues.
Le module de mémoire ECC DDR5 SODIMM classique utilise une puce supplémentaire où sont stockés l'ECC et deux canaux de 36 bits (32 bits pour les données + 4 bits pour l'ECC). Le contrôleur de mémoire calcule l'ECC pour les données à écrire, puis écrit les données et l'ECC dans le module de mémoire. Lors d'une opération de lecture, le contrôleur lit les données et l'ECC, et génère l'ECC pour les données lues. Si l'ECC calculé et l'ECC chargé sont identiques, les données seront envoyées au processeur ; dans le cas contraire, elles seront envoyées au programme de correction d'erreur. Ainsi, les données sont protégées tout au long du trajet entre le contrôleur de mémoire et la puce de mémoire.
Optimisation de l’accès à la mémoire
Architecture des canaux
Deux canaux indépendants de 32 bits optimisent l'accès à la mémoire.
Longueur de rafale double, 2 canaux indépendants de 32 bits
Une longueur de rafale BL16 permet à une seule rafale d'accéder à 64 octets de données (une taille de mémoire tampon classique pour un processeur), et ce à partir d'un seul canal d'un module DRAM DDR5. Ce qui signifie qu'un module DRAM DDR5 5600 peut effectuer sept opérations de 64 octets dans le même temps qu'il faut à un module DDR4 3200 pour en effectuer quatre.
Deux fois plus de banques
La DDR5 double le nombre de groupes de banques, qui passe à 8, tout en conservant le même nombre de banques par groupe, à savoir 4. L'accès à des groupes de banques différents est plus rapide que l'accès à des banques d'un même groupe.
Fonction « Same Bank Refresh »
Dans la DDR4, toutes les banques de mémoire doivent être rafraîchies simultanément, même si une seule des 16 banques de mémoire d'un module DIMM doit l’être. Aussi le processeur doit-il attendre la fin du rafraîchissement et ne peut donc pas accéder à la mémoire. Dans la DDR5, la fonction « Same Bank Refresh » permet de rafraîchir une seule banque d’un groupe au lieu de toutes les banques. Ce qui signifie que trois banques sur quatre restent disponibles pour le processeur.
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