Vergleich von DDR4- und DDR5-SODIMM-DRAM-Modulen von APACER
Formfaktorvergleich
Bandbreite und Speicherlatenz
Berechnung basierend auf vereinfachten Gleichungen, Bandbreite = Geschwindigkeit [MT/s]*8/1000, Speicherlatenz[ns] = 2000/Geschwindigkeit[MT/s]; ergo die Schlussfolgerung: das DDR5600 CL46 hat 75 % mehr Bandbreite und eine um 19 % schlechtere Latenz als das DDR4 3200 CL22.
Laut Tests von Anandtech erhöht der DDR5-4800 CL40-Speicher die Systemlatenz auf 92,8 ns im Vergleich zu 90 ns beim DDR4-3200 CL22. Dies entspricht einem Anstieg von nur ca. 3 %, der zwar bei einem synthetischen Benchmarking sichtbar wird, in den meisten realen Anwendungsfällen jedoch praktisch nicht wahrnehmbar ist. Ähnliche Ergebnisse sind auch für DDR5 5600 CL46-Speicher zu erwarten.
Höhere DRAM-Modulkapazität
Die maximale Speicherdichte von DDR4 beträgt 16 GB pro Chip. Bei 16 Chips entspricht dies folglich 256 Gbit oder insgesamt 32 GB. Im Vergleich dazu bietet DDR5 64 GB pro Chip, was 1024 Gbit oder insgesamt 128 GB entspricht – eine viermal größere Kapazität im Vergleich zu DDR4.
On-Chip-ECC
Kleinere Speicherzellen, die für eine höhere Kapazität erforderlich sind, in Kombination mit einer höheren Taktfrequenz erhöhen die Wahrscheinlichkeit von einzelnen Bitfehlern auf dem DRAM-Chip. Der DDR5 DRAM-Chip berechnet den ECC für die zu schreibenden Daten und speichert den ECC auf demselben Chip. Bei einem DRAM-Lesevorgang liest der Chip die aktuellen Daten und der ECC und kann jeden einzelnen Bitfehler in jedem der gelesenen Datenbits korrigieren.
Das klassische SODIMM DDR5 ECC-Speichermodul verwendet einen zusätzlichen Chip, auf dem ECC und zwei 36-Bit-Kanäle (32 Bit für Daten + 4 Bit für ECC) gespeichert sind. Der Speichercontroller berechnet den ECC für die zu schreibenden Daten und schreibt dann die Daten und den ECC in das Speichermodul. Während eines Lesevorgangs liest der Controller die Daten und den ECC und generiert den ECC für die gelesenen Daten. Wenn der berechnete und der geladene ECC identisch sind, werden die Daten an die CPU gesendet, andernfalls werden die Daten an das Fehlerkorrekturprogramm gesendet. Somit sind die Daten auf dem gesamten Weg zwischen dem Speichercontroller und dem Speicherchip geschützt.
Verbesserte Effizienz beim Speicherzugriff
Kanalarchitektur
Zwei unabhängige 32 Bit-Kanäle ermöglichen eine bessere Optimierung des Speicherzugriffs.
Doppelte Burst-Länge, 2 unabhängige 32 Bit-Kanäle
Eine Burst-Länge von 16 (BL16) ermöglicht bei einem einzelnen Burst den Zugriff auf 64 Byte Daten, eine typische Zeilengröße für CPU-Zwischenspeicher, von einem einzelnen Kanal eines DDR5-DRAM-Moduls. Das bedeutet, dass ein DDR5 5600 DRAM-Modul in der Zeit, in der ein DDR4 3200 vier Operationen ausführt, sieben 64 Byte-Operationen ausführen kann.
Doppelte Anzahl von Speicherbänken
DDR5 verdoppelt die Anzahl der Speicherbankgruppen auf 8, während die Anzahl der Speicherbänke pro Speicherbankgruppe unverändert bei 4 bleibt. Der Zugriff auf verschiedene Speicherbankgruppen erfolgt schneller im Vergleich zu Speicherbankzugriffen innerhalb derselben Speicherbankgruppe.
Gleiche Speicherbankaktualisierung
Bei DDR4 müssen alle Speicherbänke gleichzeitig aktualisiert werden, auch wenn die Aktualisierung von lediglich einer der 16 Speicherbänke auf einem DIMM erforderlich ist. Daher muss die CPU solange warten, bis die Aktualisierung abgeschlossen ist, ehe wieder auf den Speicher zugegriffen werden kann. Bei DDR5 ermöglicht die Funktion „Same Bank Refresh“ die Aktualisierung einer Speicherbank in der Gruppe anstelle aller Speicherbänken. Das bedeutet, dass drei von vier Speicherbänken der CPU weiterhin zur Verfügung stehen.
Die DDR5 SODIMM-Speichermodule von Apacer stehen Ihnen bei uns direkt auf Lager für Ihre Projekte zur Verfügung.
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